在IC和其他半导体中的电气活动会在它们的周围形成强局部场。在这些场与导体形成耦合的地方，将会引起共模（CM）电流。为了最佳化EMC性能，这些泄漏的CM电流必须尽可能快地返回到最初形成它们的硅结（半导体结）。幸运的是参考面是CM电流的极佳返回通路。
因此，正像线条一样（请参阅上面的讨论和图2-3-6）：IC、其他半导体器件和晶体在任何情况下都不应该布置在平面的边缘、裂缝或缝隙附近。对那些携载实际上升或下降时间短于2ns的数字信号的IC（这里希望再次强调，是实际的上升/下降时间，而不是数据手册中的给出值）或它们携载的是频率高于200MHz的模拟信号。通常都会要求使用一个处于IC下面，并至少延伸并超过它们周边以外5mm的完整平面。
在一个IC下面的一个顶部或底部平面可以通过提供一个比PCB内部任何一个平面层都更为靠近的镜像面来改善它的EMC性能。因此，即便在外部层面上不使用整体平面时，在噪扰的器件（比如，时钟发生器或缓冲器）下面的小面积平面区域也会有所帮助。前提是它们必须具有与一个完整的内部0V平面相连接的，分布在它们的整个面积的多个通孔。
通常，在一个IC周围具有一个较大面积的完整平面，意味着较好的EMC性能：即便是在一个4层板上以16MHz频率运行的8位处理器要求有10mm或15mm完整平面延伸距离也是常见的。不幸的是，一个最为靠近某个IC的平面区域往往恰恰是PCB上最可能打有最多孔的面积。这是因为在它上面存在有许多用于IC插针引出用通孔有关的阻焊盘的缘故。(www.xing528.com)
至今阻焊盘直径的缩小只能使用传统的THP PCB生产工艺。但是器件的插针数目却不断地增加，而造成在IC附近平面上钻孔的数目也不断增加。这个问题的存在是必须认真考虑使用HDI PCB技术（请参阅本篇有关章节）的另一个原因。
PCB的正确叠层方式也是十分重要的一个技术手段。因为它使得一个IC更加接近与它最为靠近的平面层，从而会有助于改善EMC性能。PCB的叠层问题将在本篇的第6章中加以考虑。
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