晶体振荡器和PLL模块的应用技术优化

F2833x系列DSP可以通过外置晶体振荡器或外部时钟信号提供时钟，并通过内部锁相环回路（Phase Locked Loop，PLL）倍频后提供给系统。用户可以根据实际运行频率计算所需的倍频系数，并通过软件设置PLL的倍频系数。图4-1为片上外设时钟的产生。

1.基于PLL的时钟模块

F2833x芯片都有一个片上基于PLL的时钟模块，该模块有一个4位比例控制寄存器，可以为CPU选择不同的时钟频率，图4-2给出了振荡器和PLL模块的结构图。

基于PLL的时钟模块可以提供以下两种操作模式：

1）晶体振荡器操作。片上振荡器允许使用外部晶体振荡器为芯片提供时间基准，该晶体振荡器与X1、X2引脚相连，并且XCLKIN引脚拉低。

2）外部时钟源操作。如果没有使用片上的振荡器，该模式允许内部振荡器被旁路，芯片时钟由来自X1引脚或XCLKIN引脚的外部时钟源产生。

详细内容已在2.5.2节介绍。

PLL模块的3种配置模式见表4-1。

图4-1 片上外设时钟的产生

图4-2 振荡器和PLL结构图

表4-1 PLL的3种配置模式(www.xing528.com)

2.主振荡器丢失检测

接入到DSP的外部时钟源有可能会由于振动而发生脱离，致使设备丢失时钟。当PLL被禁用时，主振荡器丢失检测逻辑可用于检测该状态的发生。有两个计数器用于监视OSC-CLK信号的存在，如图4-3所示。第一个计数器对从X1/X2或XCLKIN输入的OSCCLK信号增计数；当PLL未关闭时，第二计数器由来自PLL模块的VCOCLK进行增计数。这两个计数器的工作模式为：当7位OSCCLK计数器溢出时，它会清除13位VCOCLK计数器。在正常工作模式下，只要OSCCLK存在，VCOCLK计数器将不会溢出。如果OSCCLK输入信号丢失，PLL将输出一个默认的“保护模式（limp mode）”频率并且VCOCLK计数器将会继续递增，但OSCCLK计数器不会增加。最后，VCOCLK计数器会发生溢出，如果需要，设备将使用PLL输出的保护模式频率作为CLKIN送至CPU。

图4-3 振荡器丢失检测逻辑框图

当VCOCLK计数器发生溢出时，丢失时钟检测逻辑将复位CPU、外设和其他设备的逻辑。这种复位称为丢失时钟检测逻辑复位，其仅是一种内部复位。设备外部的XRS引脚不会被MCLKRES拉低并且PLLCR和PLLSTS寄存器都不会复位。

除复位设备外，振荡器丢失逻辑将PLLSTS [MCLKSTS]位置位。当MCLKSTS位为1时，表明振荡器丢失检测逻辑对系统进行了复位，并且CPU当前以保护模式频率或保护模式频率的1/2运行。软件需在复位后检测PLLSTS[MCLKSTS]位以确定是否因丢失时钟从而使设备由复位。

3.XCLKOUT信号的产生

XCLKOUT信号是直接由系统时钟SYSCLKOUT产生的，如图4-4所示。XCLKOUT频率可以配置为SYSCLKOUT/1、SYSCLKOUT/2或SYSCLKOUT/4，默认状态下，XCLKOUT=SYSCLKOUT/4或XCLKOUT=OSCCLK/16。

系统复位后，该信号频率应为SYSCLKOUT/4，用户可通过检测该信号的频率来确定系统时钟是否被正确配置。XCLKOUT引脚上没有内部上拉或下拉，如果未用到XCLKOUT，可以通过将XINTCNF2寄存器中的CLKOFF位置1来将其关闭。

图4-4 XCLKOUT信号的产生