鉴定点5：集成二-十进制计数器原理解析

时间：2023-06-15 理论教育版权反馈

【摘要】：属于异步二、八、十进制加法计数器的芯片有74197、74LS197、74293和74LS293等，属于异步二进制加法计数器的芯片有74393和74LS393等。2）同步二进制计数器。用四个主从型JK触发器组成的同步二进制加法计数器如图2-30所示。74LS190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74LS191相同。表2-13 74LS90的状态表一片集成二-十进制计数器74LS90可构成二至十的任意进制计数器。

鉴定点5：集成二-十进制计数器原理解析

问：何谓计数器？举例说明集成二-十进制计数器的原理？

答：计数器是数字系统中能累计输入脉冲个数的数字电路，是由一系列具有存储信息功能的各类触发器构成的计数单元和一些控制门组成的。计数器按计数进制不同，可分为二进制计数器、十进制计数器和N进制计数器；按计数单元中触发器翻转顺序来分，则有异步计数器和同步计数器两大类。在异步计数器中，当计数脉冲输入时，各级触发器翻转不是同时的，而是有先后的；在同步计数器中，所有触发器在同一脉冲作用下翻转是同时的。如果按计数过程中计数器数值的增减来分，又可分为递增计数器、递减计数器和可逆计数器。随着计数脉冲的输入而递增计数的叫做递增计数器，递减计数的叫做递减计数器，可增可减的叫做可逆计数器。

（1）二进制计数器

1）“异步”计数器。三位异步二进制递增计数器如图2-29所示。它由三级JK触发器组成，由于J=K=1，故来一个触发脉冲，触发器状态翻转一次，Q端为各触发器的输出，C为进位输出。

计数器工作前，一般都需要把所有的触发器置“0”，即计数器状态为000，这一过程称为清零或复位。清零之后，计数器就可以开始计数了。

图2-28 74LS48-BCD码-七段译码驱动器的功能测试电路

状态方程为Qⁿ⁺¹=Qⁿ

进位方程为Q₃ⁿQ₂ⁿQⁿ₁

这种之所以称为“异步”加法计数器，是由于计数脉冲不是同时加到各位触发器的C端，而只加到最低位触发器，其他各位触发器则由相临低位触发器的进位脉冲来触发，所以它们状态的变换有先有后，是异步的。因此，计数速度较慢，这是异步计数器的不足之处。

属于异步二、八、十进制加法计数器的芯片有74197、74LS197、74293和74LS293等，属于异步二进制加法计数器的芯片有74393和74LS393等。

2）同步二进制计数器。为了提高计数速度，可以用计数脉冲同时去触发所有的触发器，使应该发生状态更新的触发器同时翻转，且与计数脉冲同步，这种计数器称为同步计数器。用四个主从型JK触发器组成的同步二进制加法计数器如图2-30所示。同步二进制可逆计数器如图2-31所示。

图2-29 三位异步二进制递增计数器

图2-30 主从型JK触发器组成的同步二进制加法计数器

图2-31 同步二进制可逆计数器

常用74LS161构成的4位集成同步加法计数器。如图2-32为4位集成同步二进制加法计数器74LS161/163引脚及逻辑功能示意图，其功能如下：

图2-32 4位集成同步二进制加法计数器74LS161/163引脚及逻辑功能图

①CR=0时，异步清零。

②CR=0，LD=0时同步置数。

③CR=LD=1，且CT_P=CT_T=1时，按照4位自然二进制码进行同步二进制计数。

④CR=LD=1，且CT_P=CT_T=0时，计数器状态保持不变。

74LS161和74LS163的状态表分别见表2-9和表2-10。

表2-9 74LS161的状态表

表2-10 74LS163的状态表

注：74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。

（2）同步十进制计数器

1）功能。以同步十进制递减计数器为例来说明同步十进制计数器的功能。典型的同步十进制递减计数器如图2-33所示。由图2-33可以写出驱动方程，即

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再将驱动方程代入JK触发器特性方程，得出状态方程、借位输出方程，即

图2-33 同步十进制递减计数器

设计数前先清零，Q₄Q₃Q₂Q₁=0000。由状态方程和借位输出方程可得电路的状态表，见表2-11。

表2-11 同步十进制递减计数器状态表

2）集成十进制同步加法计数器。74LS160、74LS162的引脚排列图、逻辑功能示意图与74LS161、74LS163相同，不同的是，74LS160和74LS162是十进制同步加法计数器，而74LS161和74LS163是4位二进制（十六进制）同步加法计数器。此外，74LS160和74LS162的区别是，74LS160采用的是异步清零方式，而74LS162采用的是同步清零方式。

74LS190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74LS191相同。74LS192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。

74LS192（或CC40192）是16脚的同步集成计数器电路芯片，具有双时钟输入、清除和置数等功能，其引脚排列图及逻辑图符号如图2-34所示。

图2-34 74LS192引脚排列图及逻辑图符号

引脚11是置数端LD，引脚5是加计数端时钟脉冲输入端CP_U，引脚4是减计数端时钟脉冲输入端CP_D，引脚12是非同步进位输出端C，引脚13是非同步借位输出端B，引脚15、1、10、9分别为计数器输入端D₀、D₁、D₂、D₃，引脚3、2、6、7分别是数据输出端Q₀、Q1、Q2、Q3，引脚14是清零端CR，引脚8为“地”端（或负电源端），引脚16为正电源端，与+5V电源相连。