逻辑函数的卡诺图化简方法

采用公式法化简时，需熟练掌握逻辑代数化简公式，并具备一定的技巧。下面介绍的卡诺图化简法，对于通常不多于4个逻辑变量的逻辑函数，化简时比较直观、简洁，也较容易掌握。

1.最小项的概念

2.卡诺图表示法

卡诺图是一种平面方格阵列图，它将最小项按相邻原则排列到小方格内。卡诺图的画图规则：任意两个几何位置相邻的最小项之间，只允许有一个变量的取值不同。

根据画图规则，图4.6中分别画出了二、三、四变量的卡诺图。卡诺图中的 “0”表示对应逻辑变量的反变量（带有非号的逻辑变量），“1”表示原变量。

图4.6　二、三、四变量卡诺图

（a）二变量卡诺图；（b）三变量卡诺图；（c）四变量卡诺图

由图4.6不难看出，相邻行 （列）之间的变量组合中，仅有一个变量不同，同一行（列）两端的小方格中，也是仅有一个变量不同，即同一行 （列）两端的小方格具有几何位置相邻的特点。同一行（列）变量组合的排列顺序为00→01→11→10。

3.用卡诺图表示逻辑函数

用卡诺图表示逻辑函数时，将函数中出现的最小项，在对应卡诺图方格中填入1，没有的项填0 （或不填），所得图形即为该函数的卡诺图。

图4.7　[例4.10]卡诺图

解 此三变量逻辑函数的卡诺图如图4.7所示。

【例4.11】 画出逻辑函数F=∑m （0，3，4，6，7，12，14，15）的卡诺图。

解 该逻辑函数式已直接给出包含的所有最小项，因此直接按照各最小项的位置在方格内填写“1”即可，如图4.8所示。

4.用卡诺图化简逻辑函数

图4.8　[例4.11]卡诺图

合并最小项的规律：处于同一行或同一列两端的2个相邻小方格，同时为 “1”时可合并为一项，同时消去1个互非的变量；4个小方格组成一个大方块，或组成一行 （列），或在相邻两行 （列）的两端，或处于四角时，可以合并为一项，同时消去2个互非的变量；8个小方格组成一个长方形，或处于两边的两行 （列），可合并为一项，同时消去3个互非的变量；如果逻辑变量数为5个或5个以上时，在用卡诺图化简时，合并的小方格应组成正方形或长方形，同时满足相邻原则。

利用卡诺图化简逻辑函数式的步骤如下：

（1）根据变量的数目，画出相应方格数的卡诺图。

（2）根据逻辑函数式，把所有为“1”的项画入卡诺图中。

（3）用卡诺圈把相邻最小项进行合并，合并时就遵照卡诺圈最大化原则。

（4）根据所圈的卡诺圈，消除圈内全部互非的变量，每一个圈作为一个“与”项，将各“与”项相或，即为化简后的最简与或表达式。

【例4.12】 化简[例4.11]中的逻辑函数F=∑m （0，3，4，6，7，12，14，15）。

解 此逻辑函数的卡诺图填写在前面已经完成，利用卡诺图化简如图4.9所示。

图4.9　[例4.12]卡诺图

由于卡诺图化简法对变量在4个以下的逻辑函数式效果较好，变量太多时由于卡诺图的方格数太多，因此卡诺图化简的优越性也就体现不出了。因此，利用卡诺图化简逻辑函数，通常只用于不超过4个变量的逻辑函数式。

5.带有约束项的逻辑函数的化简

如果一个有n个变量的逻辑函数，它的最小项数为2n个，但在实际应用中可能仅用一部分，另外一部分禁止出现或者出现后对电路的逻辑状态无影响时，称这部分最小项为无关最小项，也叫做约束项，用d表示。

图4.10　[例4.13]卡诺图

由于无关最小项对最终的逻辑结果不产生影响，因此在化简的过程中，可以根据化简的需要将这些约束项看作1或者0。约束项在卡诺图中填写时一般用×表示。

【例4.14】 用卡诺图化简F=∑m （1，3，5，7，9）+∑d （10，11，12，13，14，15），其中∑d （10，11，12，13，14，15）表示约束项。

解 先作出此函数的卡诺图，如图4.11所示。利用约束项化简时，根据需要将m11、m13、m15对应的方格看作1，m10、m12、m14看作0时，只需圈一个卡诺圈即可。

合并后得最简函数为F =D。

利用约束项化简的过程中，应注意尽量不要将不需要的约束项也画入圈内，否则得不到函数的最简形式。

本节重要知识点学习检测

图4.11　[例4.14]卡诺图

本节技能训练

掌握卡诺图化简逻辑函数的方法。(www.xing528.com)

实验四 集成组合逻辑门电路功能测试

一、实验目的

1.认识各种组合逻辑门集成芯片及其各管脚功能的排列情况。

2.初步掌握正确使用数字电路实验系统。

3.进一步熟悉各种常用门电路的逻辑符号及逻辑功能。

4.了解TTL、CMOS两种集成电路外引线排列的差别及标示识别。

5.进一步了解OC门、三态门的典型应用。

二、实验集成电路图符号及集成电路管脚排列图

1.常用组合逻辑门电路图符号（如图4.12所示）。

图4.12　常用组合逻辑门电路符号

2.各种集成电路芯片管脚排列图（如图4.13所示）。

图4.13　各种集成电路芯片管脚排列图

管脚排列图中，凡前面带有74LS的均为TTL集成电路，CC40系列的为CMOS集成电路，注意两种电路的管脚排列上的差异！

三、实验注意事项及知识要点

1.TTL、CMOS集成电路外引线排列：TTL集成门电路外引脚分别对应逻辑符号图中的输入、输出端，对于标准双列直插式的TTL集成电路中，7脚为电源地（GND），14脚为电源正极（+5V），其余管脚为输入和输出，若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。

2.外引脚的识别方法是：将集成块正面对准使用者，以凹口侧小标志点 “”为起始脚1，逆时针方向前数1、2、3、…、N 脚，使用时根据功能查找IC手册，即可知各管脚功能，如图4.14所示。

3.TTL电路（OC门和三态门除外）的输出端不允许并联使用，也不允许直接与+5V电源或地线相连，否则将会使电路的逻辑混乱并损坏器件。

4.TTL电路输入端外接电阻要慎重，要考虑输入端负载特性，应针对逻辑门不同外电阻阻值有特别要求，否则会影响电路的正常工作。

5.多余输入端的处理，输入端可以串入一个1～10kΩ的电阻或直接接在大于+2.4V且小于+4.5V电源上，来获得高电平输入，直接接 “地”为低电平输入。或门及或非门等TTL电路的多余输入端不能悬空，只能接 “地”。与门、与非门等TTL电路的多余输入端可以悬空（相当于高电平），但悬空时对地呈现阻抗很高，容易受到外界干扰，因此，可将它们接电源或与其他输入并联使用，但并联时对信号的驱动电流的要求增加了。

6.严禁带电操作，应该在电路切断电源的时候，拔插集成电路，否则容易引起集成电路的损坏。

7.CMOS集成电路的正电源端UDD接电源正极，USS接电源负极，（通常接地），不允许反接。同样，在装接电路、拔插集成电路时，必须切断电源，严禁带电操作。

8.CMOS集成电路多余的输入端不允许悬空，应按逻辑要求处理接电源或地，否则将会使电路的逻辑混乱并损坏器件。

9.CMOS集成电路器件的输入信号不允许超出电源电压范围，或者说输入端的电流不得超过10mA。若不能保证这一点，必须在输入端串联限流电阻，CMOS电路的电源电压应先接通，再接入信号，否则会破坏输入端的结构，关机时应先断输入信号再切断电源。

四、实验步骤

1.在数字电子实验台上找到相应的逻辑门电路14P插座，把待测集成电路芯片插入。插入时注意管脚位置不能插反，否则会造成集成电路烧损的事故。

2.由于电路芯片上一般集成多个门，测试功能时只需对其中一个门测试就行了。注意同一个逻辑门的标号应相同，不允许张冠李戴。

3.集成电路芯片上逻辑门的输入A、B应接于逻辑电平开关上，如图4.15所示。

当电键打向上时输出为高电平“1”，电键搬向下则为低电平“0”，输出的逻辑电平作为逻辑门电路的输入信号。

4.让待测逻辑门的输出端与LED输入电平相连，如图4.16所示。

把待测门电路的输出端子插入逻辑电平输入的任意一个插孔内，当输出为高电平“1”时插孔上面的LED发光二极管亮；如果输出为低电平“0”，插孔上面的LED发光二极管不亮。

图4.14　各管脚功能图

图4.15　逻辑电平开关

图4.16　LED输入电平

5.输入、输出全部连接完毕后，把芯片上的“地”端与电源“地”相连，把芯片上的正电源端与 “+5V”直流电源相连，如图4.17所示。这时才能验证逻辑门的功能（例如与门）：

（1）输入端A和B均输入低电平 “0”，观察输出发光管的情况，记录下来。

（2）A输入 “0”、B输入 “1”，观察输出发光管情况，记录下来。

（3）A输入 “1”、B输入 “0”，观察输出发光管情况，记录下来。

（4）A输入 “1”、B输入 “1”，观察输出发光管情况，记录下来。

根据检测结果得出结论，与门功能为 “有0出0，全1出1”。

6.其余各逻辑门的功能测试均按上述要求检测，逐个得出结论。

五、思考题

1.欲使一个异或门实现非逻辑，电路将如何连接，为什么说异或门是可控反相器？

2.对于TTL电路为什么说悬空相当于高电平？而CMOS集成门电路多余端为什么不能悬空？

图4.17　TTL与门电路实验接线图

3.你能否用两个与非门实现与门功能？