例6-3 设计一个同步七进制计数器,要求它按自然态序变化(按二进制加计数规律变化),且用维持阻塞D触发器构成。
解:(1)首先根据设计要求,画出同步七进制计数器的状态转换图,如图6-7所示;此电路为七进制计数器,当然有七个不同的状态,即S0~S6,并且不能进行状态化简。
图6-7 七进制计数器状态转换图
(2)进行状态分配,由于22<M(7)<23,故选定触发器个数n=3;根据设计要求,该触发器按自然态序变化,即按二进制加计数编码,因此,设S0=000,S1=001,S2=010,S3=011,S4=100,S5=101,S6=110,另一个不用的编码“111”即为随意态(无效状态)。由于状态分配比较简单,因此可直接画出编码形式的状态转换图,如图6-7所示,图中的输出Z表示由S6回到S0,即计满七个脉冲以后的进位。
(3)求输出方程、状态方程和驱动方程;根据设计要求,选用维持阻塞D触发器构成的时序逻辑电路,其特性方程为Qn+1=D。
由图6-7所示的状态转换图,可画出输出Z的卡诺图和各触发器的次态卡诺图,如图6-8所示。
化简这些卡诺图,可得
输出方程:Z=
状态方程:
由于维持阻塞D触发器特性方程为
故可得各触发器驱动方程如下:(www.xing528.com)
图6-8 输出卡诺图及各触发器次态卡诺图
(a)输出Z卡诺图;(b)卡诺图;(c)卡诺图;(d)卡诺图
(4)画出逻辑电路图。
根据输出方程、驱动方程及选定的触发器类型,可画出符合设计要求的同步时序逻辑电路,如图6-9所示。
图6-9 同步七进制加计数器逻辑电路
(5)检查电路有无自启动功能。
若该电路一旦进入无效状态“111”,当来一个CP脉冲时,=1,=0,因此可进入有效状态“100”(S4状态),此时输出Z==1,故图6-9所示的时序逻辑电路具有自启动功能,可画出包括无效状态在内的状态转换图,如图6-10所示。
异步时序电路的设计方法较多,随意性较大,因此,本书仅在下节内容中介绍二进制异步计数器的设计,以及应用中规模集成芯片构成任意进制计数器。
图6-10 包括无效状态的状态转换图
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