二进制计数器的使用及原理解析

1.异步二进制计数器

1）异步三位二进制加计数器（n＝3，M＝8）

分析：三位二进制加计数器状态转换真值表如表6－3所示。

表6－3　三位二进制加计数器状态转换真值表

（1）最低位Q0来一个脉冲翻转一次，应直接与CP脉冲相连。

（2）次高位Q1在Q0由1→0变化时翻转一次，即低位Q0产生进位1而自身变为0时使Q1发生翻转。

（3）最高位Q2在其相邻低位产生进位（Q1由1→0）时翻转。

结论：

（1）要构成异步二进制加计数器，只需用具有T′功能（翻转功能）的触发器构成计数器的每一位。

（2）关于各个触发器的时钟信号，最低位触发器的时钟脉冲输入端接计数脉冲（时钟脉冲源CP），其他位触发器的时钟输入端应在相邻低位由1→0变化（低位进位）时翻转，则接相邻低位的Q端或端。

（3）接相邻低位的Q端或端依触发器的触发方式而定。

上升沿触发方式：0→1时刻触发，而翻转时刻应是相邻低位的Q端由1→0变化，则此时脉冲输入端应接相邻低位的端，其逻辑电路如图6－12所示，其波形图如图6－13所示。

图6－12　异步三位二进制加计数器的逻辑电路（上升沿触发方式）

图6－13　上升沿触发波形图

加计数器

由图6－13可以看出，最高位触发器输出波形的周期是CP信号的8倍，则频率是CP信号频率的1／8，因此三位二进制加计数器又称八分频计数器。

下降沿触发方式：1→0时刻触发，而翻转时刻也是相邻低位的Q端由1→0变化，则此时脉冲输入端应接相邻低位的Q端，其逻辑电路如图6－14所示，其波形图如图6－15所示。

图6－14　异步三位二进制加计数器逻辑电路（下降沿触发方式）

八进制加计数器状态转换图如图6－16所示，上升沿触发方式与下降沿触发方式的状态转换图一致。

图6－15　下降沿触发波形图

图6－16　八进制加计数器状态转换图

特别提示

设计异步二进制加计数器，当低位触发器输出为1，此时再来一个时钟脉冲，需向高位触发器进位，则低位触发器输出为1→0，因此，高位触发器的时钟输入应在相邻低位触发器由1→0变化时刻翻转，即此刻低位触发器的输出向高位进位；若触发器为上升沿触发方式，则此时脉冲输入端应接相邻低位的端，若触发器为下降沿触发方式，则此时脉冲输入端正好接相邻低位的Q端。

应用拓展

若计数器的位数增加，异步二进制加计数器该如何设计？

若计数器的位数要增加，则增加的高位处理方法与FF2和FF1一样，首先增加的触发器应为T′功能，然后在其CP脉冲输入端接入相邻低位的端或Q端，接端还是Q端的原则是：在其相邻低位做由1→0变化时，该触发器能获得触发信号而翻转。如图6－17所示，就是四个触发器构成的异步四位二进制（十六进制）加计数器。

图6－17　异步四位二进制（十六进制）加计数器

2）异步三位二进制减计数器

分析：三位二进制减计数器的状态转换真值表如表6－4所示。

表6－4　三位二进制减计数器的状态转换真值表

（1）最低位Q0来一个脉冲翻转一次，应直接与CP脉冲相连。

（2）次高位Q1在Q0由0→1变化时翻转一次，即低位Q0不够向高位借位而自身变为1时使Q1发生翻转。

（3）最高位Q2在其相邻低位产生借位（Q1由0→1）时翻转。

结论：

（1）要构成异步二进制减计数器，只需用具有T′功能（翻转功能）的触发器构成计数器的每一位。

（2）关于各个触发器的时钟信号，最低位触发器的时钟脉冲输入端接计数脉冲（时钟脉冲源CP），其他位触发器的时钟输入端应在相邻低位由0→1变化（低位借位）时翻转，则接相邻低位的Q端或端。

（3）接相邻低位的Q端或端依触发器的触发方式而定。

上升沿触发方式：0→1时刻触发，而翻转时刻也是相邻低位的Q端由0→1变化，则此时脉冲输入端应接相邻低位的Q端，其逻辑电路如图6－18所示，其波形图如图6－19所示。

图6－18　异步三位二进制减计数器逻辑电路（上升沿触发方式）

图6－19　八进制减计数器波形图（上升沿触发方式）

下降沿触发方式：1→0时刻触发，而翻转时刻是相邻低位的Q端由0→1变化，则此时脉冲输入端应接相邻低位的端，其逻辑电路如图6－20所示，其波形图如图6－21所示。

图6－20　异步三位二进制减计数器逻辑电路（下降沿触发方式）

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图6－21　八进制减计数器波形图（下降沿触发方式）

特别提示

设计异步二进制减计数器，当低位触发器输出为0，此时再来一个时钟脉冲，需向高位触发器借位，则低位触发器输出为0→1，因此，高位触发器的时钟输入应在相邻低位触发器由0→1变化时刻翻转，即此刻低位触发器的输出向高位借位；若触发器为上升沿触发方式，则此时脉冲输入端正好接相邻低位的Q端，若触发器为下降沿触发方式，则此时脉冲输入端应接相邻低位的端。

八进制减计数器状态转换图如图6－22所示，上升沿触发方式与下降沿触发方式的状态转换图一致。若计数器位数增加，则同样增加触发器个数。

图6－22　八进制减计数器状态转换图

3）异步三位二进制可逆计数器

异步三位二进制可逆计数器的上升沿触发逻辑电路和下降沿触发逻辑电路如图6－23所示。

图6－23　异步三位二进制可逆计数器逻辑电路

（a）上升沿触发；（b）下降沿触发

上升沿触发方式：CP0＝CP，

当X＝1时，

当X＝0时，CP1＝Q0，CP2＝Q1

下降沿触发方式：CP0＝CP，CP1＝Q0 X＋，CP2＝Q1 X＋

当X＝1时，CP1＝Q0，CP2＝Q1

当X＝0时，CP1＝，CP2＝

2.同步二进制计数器

1）同步三位二进制加计数器

同步：所有触发器接同一个CP计数脉冲，翻转同时进行。

分析：状态转换真值表如表6－3所示。

（1）最低位Q0来一个脉冲翻转一次。

（2）其他位均在其所有低位为“1”时翻转（此时再来一脉冲，低位向高位进位）。

结论：

用T功能触发器实现同步二进制计数器（最低位触发器只需具有T′触发器功能）。

T＝0：维原，低位为0无进位，高位不翻转。

T＝1：翻转，低位为1有进位，高位翻转。

图6－24所示为同步三位二进制加计数器逻辑电路（上升沿触发方式），图6－25所示为同步三位二进制加计数器逻辑电路（下降沿触发方式）。

图6－24　同步三位二进制加计数器逻辑电路（上升沿触发方式）

图6－25　同步三位二进制加计数器逻辑电路（下降沿触发方式）

同步三位二进制加计数器上升沿和下降沿触发方式的波形图、状态转换图与异步三位二进制加计数器上升沿和下降沿触发方式的波形图、状态转换图分别相同。

2）同步三位二进制减计数器

分析：状态转换真值表如表6－4所示。

（1）最低位Q0来一个脉冲翻转一次。

（2）其他位均在其所有低位为“0”时翻转（此时再来一脉冲，低位不够向高位借位）。

结论：用T功能触发器实现同步二进制计数器（最低位触发器只需具有T′触发器功能），图6－26所示为上升沿触发方式的同步三位二进制减计数器。

图6－26　同步三位二进制减计数器（上升沿触发方式）

下降沿触发方式电路连接图与图6－26相同，波形图、状态转换图与图6－21、图6－22相同。

3）同步三位二进制可逆计数器

同步三位二进制可逆计数器的逻辑电路如图6－27所示。

图6－27　同步三位二进制可逆计数器的逻辑电路

同步计数器其CP信号相同，驱动方程：J1＝K1＝Q0 X＋

X＝1：J1＝K1＝Q0，J2＝K2＝Q0Q1

Q＝1翻转，低位向高位进位，故做加计数。

X＝0：J1＝K1＝，J2＝K2＝

＝1翻转⇒Q＝0翻转，低位向高位借位，故做减计数。