UOSDR同步控制器的设计优化

同步控制器是保证雷达正常工作的前提，为了能让雷达全系统同步工作，同步控制器向雷达的各个分系统提供各种稳定、可靠的同步信号和状态信号，所有的信号之间必须保证严格的时间关系，只有这样才能使雷达正常工作。它与雷达各分系统的关系如图3－23所示。

图3－23　同步控制器与雷达系统控制图

从图3－23可以看出，UOSDR系统需要由同步控制器为各个分系统提供5个稳定可靠的控制信号，它们分别是：

（1）fs：为数据采集系统中的A/D提供采样信号，40MHz；

（2）frame：为数据采集系统中的FIFO提供分帧信号，20ms；

（3）RF_update：为发射DDS提供产生FMCW的触发信号，20ms；

（4）LO_update：为本振DDS提供产生FMCW的触发信号，20ms；

（5）DDS_wr：为控制发射和本振的DDS的工作状态，20ms。

UOSDR系统FPGA内部被划分为如图3－24所示的结构，各模块功能如下：

（1）时钟控制器：负责生成统一的系统时钟、AD的采样时钟；(www.xing528.com)

（2）数据处理通路：负责信号处理、缓存等工作；

（3）系统控制器：控制系统总体调度，从外部接收工作参数，并将其送入数据通路以及各控制模块内部寄存器；

（4）PLL配置器：系统工作前配置锁相环；

（5）单周期同步控制器：控制每个积累周期时，DDS配置器、数据处理通路、脉冲开关以及工作状态指示灯等的动作；

（6）DDS配置器：将参数存储器中的频率控制字依次写入DDS芯片。

图3－24　FPGA中的总体设计框图

同步控制产生的控制信号时序关系如图3－25所示。

图3－25　同步控制器时序关系图