系统总体设计的实现简述

系统总体控制状态机按图3－26设计。

图3－26　系统总体控制状态机

各状态说明如下：

（1）IDLE：系统复位状态，随后进入配置PLL状态（CONFIG_PLL）；

（2）CONFIG_PLL：等待PLL配置完成（busy解除）；

（3）如果USB_e8051有写申请REQ，则发回一个应答信号ACK，同时系统进入写参数阶段（PAR_UPDATE）；

（4）PAR_UPDATE：e8051向DDS参数RAM和定时参数RAM分别写入相应参数（利用地址线进行片选），写完后置REQ无效，系统进入参数调整阶段（UPDATE_TIME_CTR），ACK失效；

（5）UPDATE_TIME_CTR：如果没有REQ，直接进入参数调整阶段，将sys_ctr定时参数寄存器阵列更新，将en置1，系统进入工作状态（SYS_WORK）；

（6）SYS_WORK：单积累周期控制器sys_ctr开始工作，任何时钟上升沿测到PLL解除实效则回到配置锁相环阶段，否则任何时钟上升沿系统收到REQ都将回到PAR_UPDATE，并禁止控制器工作（en=0）。(www.xing528.com)

图3－27　系统总体控制器接口

表3－3　系统总体控制器接口说明

sys_ctr寄存器阵列数据输入与RAM的数据线相连（系统在参数更新状态时修改这些寄存器的参数，注意参数寄存器修改置控制器内部，通过类似SSRAM的接口写入），RAM接口最好定制为：

写入端：clka，wea，wr，addra，dataa

读取端：clkb，reb，addrb，datab

在写入一方，使用地址线对两个RAM进行片选，片选信号接在wr上，具体方案按照实际情况设计。

由于雷达的相干积累具有严格的相位要求，当接收系统出现问题时，某一个积累周期的数据可能会丢失，导致本次相干积累失败。为此可以在系统控制中加入一个积累次数计数器，每个积累周期采样开始前，系统控制器将该计数值写入缓存FIFO作为积累序号，控制台在每次接收前判断积累序号是否连续，以检测是否有积累周期漏掉的情况。由于目前接收控制台没有此功能，系统控制器也暂时没有实现积累计数。