JK触发器实验报告：VHDL程序设计、仿真分析及硬件测试

1.实验目的

1）熟悉D触发器的VHDL设计方法。

2）熟悉JK触发器的VHDL设计方法。

2.实验原理

触发器是最基本的时序电路，是指在时钟脉冲的触发下，引起输出信号改变的一种时序逻辑单元。

（1）D触发器

dff4是一个带异步复位和置位的D触发器，其VHDL程序如下，元件符号如图6-33所示。当时钟信号clk、复位信号clr或者置位信号prn有跳变时激活进程。如果此时复位信号clr有效（高电平），D触发器dff4被复位，输出信号q为低电平；如果复位信号clr无效（低电平），而置位信号有效（高电平），D触发器dff4被置位，输出信号q为高电平；如果复位信号clr和置位信号prn都无效（低电平），而且此时时钟出现上跳沿，则D触发器dff4的输出信号q与输入信号d一致；否则，D触发器dff4的输出信号q保持原值。

图6-33 带异步置位、复位的D触发器的元件符号

（2）JK触发器

JK触发器中，J、K信号分别扮演置位、复位信号的角色。为了更清晰地表示出JK触发器的工作过程，以下给出JK触发器的真值表，见表6-3。

表6-3 JK触发器真值表

jkff1是一个基本的JK触发器类型。在时钟上升沿，根据j、k信号，输出信号q作相应的变化，其VHDL程序如下，元件符号如图6-34所示。

图6-34 JK触发器的元件符号(www.xing528.com)

3.实验仪器

1）计算机（预装QuartusⅡ软件）。

2）EDA技术实验箱。

4.实验内容

1）在QuartusⅡ的VHDL文本编辑窗口，输入D触发器的设计文件。

2）编译D触发器的设计项目，并进行仿真，其仿真波形如图6-35所示，验证电路的逻辑功能。

3）选择目标芯片，锁定引脚，并重新对设计项目进行编译后下载到目标芯片，验证设计电路的正确性。

图6-35 带异步置位、复位的D触发器的仿真波形

4）重复上述步骤1）～3），对JK触发器进行设计、验证，其仿真波形如图6-36所示。

图6-36 JK触发器的仿真波形

5.实验报告

根据实验内容写出实验报告，包括VHDL程序设计、软件编译、仿真分析、引脚锁定情况、硬件测试和详细实验过程。

6.思考题

参考D触发器和JK触发器的设计实验过程，设计RS、T触发器，并进行仿真、验证。