VHDL语言在FPGA系统设计中的应用

这项工作最初由美国国防部投资进行了研究。在1982年，VHDL语言诞生了。VHDL的全名是Very-High-Speed Integrated Circuit Hardware Description Language。作为一种惯例，美国在1987年，即很短的时间内改进了它，并把VHDL确立为标准。所谓标准，指的就是相关机构把与VHDL有关的知识产权都申请了专利，任何产品要进入美国市场，其设计必须符合这种标准，采用了这种标准就要为所使用的VHDL相关的知识产权付费。这实际上是一种垄断。

随后经过多次的修订、完善和推广，VHDL得到了众多EDA公司的采用，成为名副其实的通用硬件描述语言。

VHDL是设计超高速集成电路的硬件描述语言，主要使用在数字电路设计中。它可以用来针对不同的公司的产品进行开发，比如FPGA和CPLD。也可以用在一些特殊的场合，比如ASIC。

大家在学C语言的时候，都还记得第一个例子叫作“Hello world！”。我们在上一章已经见过了Verilog HDL的“Hello world！”。下面，我们就来看看VHDL的“Hello world！”。

例3.1：VHDL的Hello world！(www.xing528.com)

在每一行的起头，都标注有序号。该例子实际上可以看成由3个部分组成：第一部分为1-3行，说的是这个程序调用了标准的IEEE库，相当于写C语言的时候，最开始要先写包含了什么头文件，否则你写的C语言程序没法编译通过。至于这里为什么要调用的是这种库，而不是那种库，实际是根据你的程序编写和要实现的功能来确定的，它不是这里要讨论的重点；第二部分为4-9行，说的是这个电路它作为一个电路，一定有输入端口和输出端口，这些端口谁被定义为输入，谁被定义为输出，叫什么名字，都写在了第二部分。它把10管脚定义为输入端口，把30管脚定义为输出端口；第三部分从10至13行，说的是这个电路要实现什么功能，实际上它实现的电路是把第10管脚输入的信号连接到第30管脚作为输出。

仔细想想，如果是让你来开发一种能够描述硬件的语言，也得这么设计：先包含一些库，这样才能把自己的程序翻译出来；然后电路，就得有端口的描述，最后就是要解释电路的功能。

可以看到，VHDL主要用来描述数字系统的结构、行为、功能和接口。它包含有许多具有硬件特征的语句。另外，VHDL的语言格式、描述风格以及语法和大家学过的计算机高级语言非常类似。后面要介绍到的Verilog HDL和计算机高级语言更加相似。VHDL的结构特点是将一个要设计的东西（可以是一个元件，一个电路的模块或者一个系统）分成外部（可以看到的部分或端口）和内部（不可以看到的部分）。如果在对一个要设计的东西（叫作设计实体）定义了外部的端口后，就可以继续开发它的内部实现方式。而其他的设计可以把这个实体直接拿过来就用。VHDL数字系统设计就具有这种把设计实体分成内外部分的基本特点。