VGA时序实现方法|FPGA技术实践

从时序图中可以看出，只有在HSYNC Signal（简称HS）的c 段和VSYNC Signal（简称VS）的q 段显示区，数据的输入才有效。换句话说，显示内容是发生在交叉的部分，即“有效区域”，该区域可以表示为

列像素> 144 && 列像素<784 && 行像素 > 35 && 行像素 < 515

而HS 行扫描信号的周期大小为800 个像素时间，而低电平持续时间为行同步头时间即96 个像素时间。VS 场扫描信号的周期大小为525 个行周期时间，而低电平持续时间为2 个行周期时间。因此，为了实现该时序电路设计要求，VGA 时序控制模块主要通过定义“Count_H”和“Count_V”两个计数器，实现了HS 和VS 时序信号，其中“Count_H”计数器实现对“列像素”计数，其计数范围为0～800；“Count_V”计数器实现了对“行”的计数，其计数范围为0～525。除此之外，VGA 时序控制模块还输出有效显示区域的x地址（Column_Addr_Sig），y 地址（Row_Addr_Sig ）和有效区域信号（Ready_Sig）标志位等功能，具体的设计参考【代码5.1】。(www.xing528.com)

【代码5.1】VGA 时序控制模块

在【代码5.1】中，首先将FPGA 最小系统中的50 MHz 时钟进行了二分频，以符合640×480@60 Hz 显示模式的像素时钟的要求。如果是其他的显示模式所需时钟频率，可以通过PLL 锁相环来实现。