FPGA应用技术实践：硬件描述语言

硬件描述语言HDL（音频）

硬件描述语言是一种形式化描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述设计者的思想，从而用一系列分层次的模块表示极其复杂的数字系统。然后，利用EDA工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。最后，用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具，把网表转换为要实现的具体电路布线结构。

硬件描述语言发展至今已有20多年的历史，并成功地应用于设计中的建模、仿真、验证和综合等各个阶段。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化起到了极大地促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，其种类繁多，使用户无所适从。因此，亟需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。常用的硬件描述语言有4种：ABEL-HDL、AHDL、VHDL和Verilog HDL。在20世纪80年代后期，VHDL和Verilog HDL语言适应了硬件发展趋势的需求，先后成为IEEE标准。

VHDL的英文全称是Very-High-Speed Integrated Circuit Hardware Description Language，产生于1982年。1987年年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本——IEEE−1076（简称“87版”）之后，各EDA公司相继推出了自己的VHDL设计环境或宣布自己的设计工具可以和VHDL接口。此后，VHDL在电子设计领域被广泛接受，并逐步取代了原有的非标准硬件描述语言。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL程序的结构特点是将一项工程设计，或称设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（或称可视部分，即端口）和内部（或称不可视部分——涉及实体的内部功能和算法完成部分）。在对一个设计实体定义了外部界面后，一旦其内部开发完成，其他的设计就可以直接调用这个实体。(www.xing528.com)

Verilog由Gateway Design Automation公司于1984年开始发展。Gateway Design Automation公司后来被Cadence Design Systems公司于1990年并购。现在Cadence Design Systems公司对于Gateway Design Automation公司的Verilog和Verilog-XL模拟器拥有全部的财产权。Verilog的设计者想要以C语言为基础设计一种语言，以使工程师比较容易学习，于是开发了Verilog HDL语言。使用Verilog HDL语言进行设计的最大优点是其工艺无关性，这使工程师在功能设计、逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。

小提示

现在，随着系统级FPGA以及系统芯片的出现，软、硬件协调设计和系统设计变得越来越重要，传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况而迅速发展，出现了很多新的硬件描述语言，如Superlog、SystemC、Cynlib C++等。