设计技术：PIC综合考虑与优化方法

PIC与普通超大规模集成电路（VLIC）不同之处在于，它将低压电路与高压器件集成在一起，并且其中的高压器件一般采用横向结构，不但要占用较大的芯片面积，而且击穿电压与导通电阻的矛盾关系需要更合理地设计。

1.设计考虑

根据用户要求设计PIC时，首先要明确电路的功能，包括控制、接口、过热保护、过电流保护、过电压/欠电压保护、开通和关断等功能；其次，要明确电路的电学指标，包括工作电压、电流、工作频率、工作温度、功耗及可靠性等要求；最后考虑采用什么样封装形式。与VLIC相比，PIC设计时应综合考虑终端、温度梯度、噪声、寄生参数及隔离工艺等选择^[4]。

（1）结终端结构 对于击穿电压高于100V的HVIC，都需要考虑设计结终端结构。为了防止局部电场集中，结终端结构应与元胞结构具有良好的对称性。

（2）热分布 为了维持芯片工作时热对称，所有发热的元器件都要考虑热对称和热均匀性。设计时可沿等温线安置元器件，使其周围的温升对称，以减小芯片内的热反馈，使芯片的特性保持最佳^[49]。通常要求将功耗较大的器件与热敏元件分别放置在芯片的两边，并采用相应的补偿技术。

（3）噪声 当PIC中同时含有高压器件、低压模拟和数字控制电路时，放大器的输入端应远离输出级，以减少正反馈。尤其是低噪声、高增益的输入端更要远离输入级，避免或减少噪声注入。接地端和电源端的键合点必须分开。在设计数字和模拟电路接口时，要避免从高压线或传输线引入噪声。

（4）寄生参数 在布局布线时，由于交叉线使信号线与衬底之间存在寄生电容，通常会产生漏电。当存在较大的电压浮动时，该寄生电容会降低器件的工作频率。此外，要注意大电流通路的布线，因为当电流密度很高时，在大电流布线上产生很大的压降。在敏感元件的输入通道中，该压降会引起输入失调电压。

（5）闩锁和天线效应 从可靠性角度，还需考虑闩锁效应（Latch up Effect）、天线效应（Antenna Effect）等对布局布线的影响。

闩锁效应（Latch up Effect）是指CMOS芯片中存在寄生的pnp晶体管（由pMOS管源漏区-n衬底-p阱区组成）和npn晶体管（由nMOS管源漏区-p阱区-n衬底组成），如图6-36所示，在一定的条件下，当两者的电流增益之和大于1时，会形成正反馈，导致寄生的pnpn晶闸管导通，在电路的电源与地之间形成低阻大电流通路。在HVCMOS中，通常采用以下方法来抑制闩锁效应：一是减小纵向npn晶体管与横向pnp晶体管的电流增益，使β_Lβ_V＜1，这可通过增加基区宽度（即nMOS与pMOS间距、阱的深度）或增加基区掺杂浓度（即增加衬底和阱的掺杂浓度）来实现；二是采用倒置阱，提高p阱中央区域的掺杂浓度，以减小p阱区的电阻；三是采用低阻衬底和高阻外延层等，并在阱区设p⁺埋层（见图6-36a），或在MOS两侧增加保护环（见图6-36b）；四是通过增加n阱和衬底接触孔的数量，并减小两者之间的距离，以降低n阱和衬底、电源和地的寄生电阻；五是采用SOI衬底及薄膜工艺^[47，48]。

图6-36 抑制CMOS闩锁效应的措施

天线效应是指当大面积的金属化层直接与栅极相连时，在金属腐蚀过程中，周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿。采用大面积多晶硅时也可会产生天线效应。修正天线效应的主要措施有两点：一是减小连接栅的多晶硅和金属化层1的面积，如图6-37a所示，二是采用第二层金属化层2过渡，如图6-37b所示。此外，还可以采用类似于VLIC中的方法，如跳线（换层）、加反偏二极管及插入吸收单元等来修正。

图6-37 修正产生天线效应的措施

PIC的设计流程与VLIC设计基本一致，依次进行系统级设计、功能块划分、利用模型库进行子电路设计、整体设计及版图（Layout）设计，最后进行设计规则检查（DRC）和电学规则检查（ERC），版图提取（Layou of Extract）、版图和电路图验证（LVS）及后仿真（Post-Simulation）。

2.版图设计

版图是电路与芯片的桥梁，版图设计实际是把电路设计思想转换到芯片上。设计时，先要确定芯片的工艺流程，然后是版图的布局布线。芯片的制作工艺决定了版图，也决定了电路功能的实现。PIC的版图设计可按以下步骤进行：

（1）确定最小单元电路 根据所设计电路的特点，先确定出最小的单元电路（即构成该电路的基本重复单元）。在电路设计时，最小基本单元可确定为多个，且多个基本单元的规模和形式也可完全不同。(www.xing528.com)

（2）选择图形尺寸 需要考虑工艺水平和电学特性两方面的限制。工艺限制包括制版精度、光刻精度、扩散水平等，电学限制包括漏-源穿通击穿电压、铝布线的最大电流密度、pn结反偏时耗尽区的扩展及寄生电容等引起的最小尺寸限制，进而确定设计规则。

（3）绘制版图 先画出版图草图，后按照尺寸比例绘制正式图，最后按规则检查版图。

版图设计的一般要求是，首先布局要合理。各引出端的分布要符合通用性要求，对特殊的单元需进行合理的安排，布局要紧凑，温度分布要对称。其次，单元配置要适当。逻辑门及管子的布局方向要合适，既要确定单元的具体形状，还需选择单元的方位，并尽量使用重复单元，便于利用计算机辅助设计和查错。再次，布线要合适。电路中布线所占的面积往往是器件面积的好几倍，此时布线的RC时间常数将是电路工作速度的主要限制因素。应尽量避免布线交叉，减小布线长度，保证足够宽的电源线和地线。

图6-38给出了高压LDMOS与高压全桥驱动电路的版图^[50]。可见，在HVIC中，高压LDMOS一般采用环形结构，漏区在中心，完全被栅区和源区所包围，以防止结边缘漏电，同时可增大有效的宽长比，以增高跨导，提供大电流输出。如图6-38b所示，高压全桥驱动电路的版图中集成了高压LDMOS器件、接口电路、控制电路、保护电路及大电流输出电路。

3.工艺设计

PIC中主要器件有LDMOS结构、CMOS结构中的nMOS管与pMOS管，以及双极型npn晶体管或pnp晶体管等。设计时可依据各器件的结构参数及电路的性能要求，考虑工艺成本、难度及其与CMOS工艺兼容等问题，在设计高、低压兼容工艺的过程中，需考虑以下问题：

（1）衬底材料与外延层的选取 若采用结隔离p阱工艺，衬底选用p型单晶，外延层选n^-型，其电阻率可根据LDMOS耐压以及隔离耐压来选择。比如，对700V的耐压，采用电阻率为50～60Ω·cm（对应的掺杂浓度为1×10¹⁴cm^-3）、厚度为14μm的外延层。

图6-38 高压LDMOS与高压全桥驱动电路的版图

（2）高压器件的设计考虑 将高压器件中的高压部分置于器件中央。对于nLDMOS，需将漏端置于中央，可防止器件最外圈与衬底隔离之间出现高电场。

（3）厚/薄栅氧化层的制备 先生长高压LDMOS的厚栅氧化层，然后去掉低压器件的栅氧化层，最后生长低压器件的薄栅氧化层。

（4）选择p阱参数 对于p阱工艺，选择p阱参数时，应综合考虑对nMOS管阈值电压、击穿电压、CMOS抗闩锁能力及高端穿通电压等的影响。从提高CMOS抗闩锁能力的角度考虑，p阱掺杂浓度应尽可能高，结深应尽可能深，以减少p阱的薄层电阻。但过高的p阱掺杂浓度会导致nMOS的U_T偏高，击穿电压降低，同时高低端的穿通电压会随p阱结深增大而下降。

（5）工艺流程设计 如图6-39所示，当PIC结构中包括高压LDMOS、CMOS和npn双极型晶体管等器件时，可采用常规的BCD工艺制作。主要工艺流程：p型高阻衬底材料→制作n型埋层（如图中标注①，以下标注相同的区域表示同时形成）→制作p型埋层②→生长n外延层→制作p阱隔离区③→制作p阱区④→制作p-top区⑤→CMOS结构制作⑥～（12）→接触孔与铝电极制作等后道工艺（13）～（15），共需要15张掩膜。可见，BCD工艺与标准的CMOS工艺完全兼容，在第⑥步CMOS制作之前已经完成，因此对后续CMOS制作的表面掺杂和低压控制参数没有影响。

图6-39 采用BCD工艺的PIC纵向结构示意图

HVCMOS的制作工艺也与标准的CMOS工艺完全兼容，如0.18μm HVCMOS芯片的制作，只需在CMOS工艺流程前段工艺中分别加入深n阱、HV阱及高压栅氧工艺，后续的工艺基本相同^[51]。如果CMOS结构中pMOS管与nMOS管的击穿电压高于25V，则pMOS管可采用LDD结构，nMOS管可采用DDD结构。