加固存储单元设计优化方案

在基本单元电路设计中，缓解单粒子翻转（SEU）敏感程度的一种方法就是在单元结构中增加反馈电阻或者晶体管等额外元件，当晶体管处于“关闭”状态时，如果带电粒子击中其中一个晶体管的漏极，并不容易造成状态翻转，其能够恢复到原始存储状态。这些存储单元被称为加固存储单元，在具体设计中，甚至可以根据粒子通量的大小和临界电荷来设计具体参数，从而避免发生SEU。

为了更好地理解这些加固存储单元是如何工作的，先从分析一个由6个晶体管组成的标准存储单元开始，如图6-5所示。从图中可以看出，当一个存储单元处于存有状态值时，它有两个晶体管处于“开”状态，两个晶体管处于“关”状态。因此，在存储单元中总是有两个SEU敏感节点。当一个粒子撞击这些节点中的其中一个时，粒子传递的能量可以激发晶体管“开启”或“关闭”，这就改变了存储器存储状态值。如果在其中一个反相器的输出端和另一个反相器的输入端之间附加一个反馈电阻，则电离带来的瞬间信号就会被延迟一段时间，从而可以降低发生位翻转的风险。

图6-5　标准存储器单元构成示意图

由附加反馈电阻来防护SEU的加固存储单元的最早解决方案如图6-6所示。从图中可以看出，去耦电阻R减缓了存储单元的反馈响应，因此能够区分因电压瞬态脉冲信号诱发的翻转和真实的写入信号。但存储器单元增加反馈电阻的这种方式将会增加硅条的分布密度，例如在栅极的电阻可以用两层多晶硅构成；增加反馈电阻这种方式主要不足之处是对温度敏感，低温下器件性能弱；同时栅极电阻在制作过程中需要额外的掩膜防护。然而，为了避免制作工艺工程中的额外掩膜防护的缺点，也可以利用体硅晶体管实现反馈电阻的功能。在这种情况下，栅极电阻的布置对电路密度的影响就变小。

图6-6　阻性加固存储器单元构成示意图

当粒子撞击存储单元发生数据变化时，可以通过适当的反馈来恢复数据，从而保护存储单元。这其中的主要问题是在反馈中如何放置晶体管以恢复发生的单粒子翻转和对新敏感节点的影响，例如图6-7为IBM公司设计的加固存储单元，图6-8是HIT公司设计的加固存储单元，图6-9和图6-10是Canaris公司设计的加固存储单元。这种缓解方案的主要优点是温度、供电电压和技术工艺独立，而且也具有良好的SEU免疫性。主要缺点是增加了区域面积和存储单元的尺寸大小。

图6-7　IBM公司设计的加固存储单元构成示意图

IBM公司设计的加固存储单元多了6个晶体管，如图6-7所示，图中PA和PB称为数据状态控制晶体管，PC和PD称为通态晶体管，PE和PF称为交叉耦合晶体管。敏感节点是A、B、C。当带电粒子撞击敏感节点A时，它会迅速拉低，由于节点A和B的电位都相对比较低，它们会立即出现状态不稳定。此时，晶体管PD会暂时打开，但还没有充足电，由于晶体管PF一直处于打开状态，此时PD因充电不充分还不足以完全打开晶体管PB。然而，由于晶体管PA出现完全开启，会牵制节点A的数据状态不发生翻转。

图6-8　HIT公司设计的加固存储单元构成示意图

若粒子撞击敏感节点B，被撞击的节点B会将晶体管PC关闭，暂时隔离处于相对低电位的节点C。由于晶体管P1和N1的栅极连接到节点B，得到的数据反馈响应会导致节点A的电位降低。但是，处于导通状态的晶体管PA会加强节点A先前保持的高电位，使其保持高逻辑状态。因此，节点B的状态经过瞬时扰动后，最终恢复到被撞击前的低电位，晶体管N2再次拉低节点B，这样节点B恢复其逻辑状态。

图6-9　Canaris公司的SEU加固存储单元

图6-10　Canaris公司的SEU加固存储器的详细设计

若粒子撞击敏感节点C，晶体管PA和PF会瞬间关闭。对于存储在数据单元中的数据信号来说，不会造成任何改变。然后通过处于开状态的PC晶体管对节点C进行低充电，节点C恢复其数据信息，不对数据造成任何改变。

Canaris公司设计的加固存储单元由与-异或门和或-与非门组成的存储单元构成，如图6-9所示，这些门电路都对SEU免疫。每个逻辑门电路有两个输出，一个是N沟道的晶体管，另一个是P沟道的晶体管，如图6-10所示。

这个单粒子翻转缓解方法的特点在于，当使用SEU免疫组合逻辑门实现存储单元时，这种缓解方法可用于组合逻辑电路和时序逻辑电路。在使用时，电路的所有组成部分可以组合成复杂的逻辑函数，每个函数有两个额外的晶体管输出数据。对于大型复杂逻辑门电路，两个额外的晶体管可能不会带来很大的附件面积，但是，由于输出信号的重复，内部链接就会相应增加。Canaris公司设计的加固存储单元的主要缺点是发生单粒子翻转后数据恢复时间长。

另一个针对SEU的缓解方法是将数据存储在单元中两个不同的位置，这样一来，当一个点存储数据被改写后，以便参照另一个点的数据就可以恢复被改变的部分。例如，图6-11所示的DICE公司设计的抗单粒子翻转加固单元（Canaris and Whitaker，1995），及其NASA设计的两种抗单粒子翻转加固单元（Whitaker et al，1991；Liu and Whitaker，1992）分别如图6-12和图6-13所示。这两种针对SEU的加固单元设计方法的主要优点也是温度、供电电压和工艺过程的独立性，同时还具有良好的抗SEU能力和高性能（读/写时间）等特性。

图6-11　DICE加固存储单元

（a）用反相器表示的DICE单元；（b）DICE单元的具体构成

DICE单元由4个CMOS反相器组成的对称结构构成，其中每个反相器都有N沟道晶体管和P沟道晶体管，分别由两个存储相同状态的相邻节点控制，如图6-11（b）所示。DICE的4个节点形成两对锁存门电路，并可依据存储的逻辑值相互交替。其中一个相邻节点控制晶体管的导通状态，该晶体管将当前节点连接到电源线路，而另一个节点则闭合反相器的互补晶体管，并将其与相反的电源线路隔离。

在图6-11（b）中，相邻节点对A-B和C-D通过导通及晶体管交叉反馈连接，形成双晶体管、状态相互关联的锁存器结构。另外两个相邻的节点对B-C和D-A，通过关闭的晶体管反馈连接，进而隔离这两对锁存器。因此，两个不相邻的节点在逻辑上是隔离的。若要发生翻转，锁存器就必须同时都出现错误。如果一个带电粒子击中一个敏感节点，它就会翻转状态逻辑，并关闭控制相邻锁存节点的有源反馈晶体管。锁存结构的第二节点通过电容效应来保持其状态。

连接相邻隔离节点的无源反馈晶体管被打开，产生一个逻辑扰动，该逻辑扰动被传播到第二个锁存节点。两个未受影响节点的有源反馈连接在扰动节点上开始恢复初始状态，并随后消除第二个扰动节点的状态冲突。需要在DICE单元中执行写操作，以便将相同的逻辑状态存储在两个不相邻的单元节点上，以恢复存储单元的逻辑状态。

NASA设计的存储单元也将信息存储在两个不同的地方，这提供了冗余并在SEU之后维护未损坏的数据。恢复路径基于使用弱电晶体管和强电晶体管。弱电晶体管的尺寸大约是正常晶体管尺寸的1/3，弱电反馈晶体管的大小决定了恢复时间。原则上，DICE锁存器对SEU免疫，因为两个节点必须同时驱动时，才能改变锁存器的状态。然而，如果单个宇宙射线带电粒子以极小的入射角穿过芯片时，它可以同时击中两个关键节点。发生这种情况的概率取决于漏扩散区域所对应的立体角和宇宙射线的积分通量，其LET值（线性能量转移）大于某个阈值，该阈值取决于电路响应快慢和电离电荷的收集体积大小。

图6-12　NASAⅠ型加固存储单元

图6-13　NASAⅡ型加固存储单元(www.xing528.com)

在2000年，Mavis和Eaton等人提出了另一种SEU加固存储单元的设计方案，如图6-14所示。加固的存储单元包含9个敏感的锁存器（U1～U9），另外可以附加1个多数逻辑门电路（U10）和3个反相器（U11～U13，图中未标出）。每个敏感锁存器在其时钟输入高时是易感的（采样模式），在其时钟输入低时是闭合的（保持模式）。在采样模式下，输入D处出现的数据也出现在输出Q处。在保持模式下，锁存器中存储的数据出现在输出Q处，输入D处的任何数据更改都被阻止。两个灵敏的锁存器串联在一起，由互补的时钟信号（如U1和U2）进行计时，形成一个边缘触发D触发器。使用时钟反转，由（U1，U2）、（U3，U4）和（U5，U6）组成的D触发器分别在时钟CLKA、CLKB和CLKC的下降边缘触发。

图6-14　时序采样锁存

这四个时钟每一个都以25%的占空比工作，每一个都延迟到主时钟。在主时钟第一个周期的前半部分时，CLKA是高电平；主时钟第一个周期的下半部分时，CLKB是高电平；主时钟第二周期的上、下两部分时，CLKC和CLKD分别是高电平。因此，一个A、B、C和D时钟的完整周期要占用主时钟的两个周期。这些时钟实际上很容易由简单电路得到。控制四个时钟的保真度不是一个问题，因为电平敏感锁存器即使在有歪斜或重叠的情况下也能正常工作。

图6-14所示电路具有一定的抗SEU特性，其由两种截然不同的并行电路特性所实现：①由三个并行电路分支产生的空间并行性；②由独特的时钟方案产生的时间并行性。此外，当使用基于DICE的锁存器实现时，时间锁存器可以实现宇宙射线带电离子撞击下的多节点防护。与任何其他SEU防护技术不同的是，这种电路对SEU产生的二级与三级效应也具有一定减缓作用。

显然，通过分析SEU加固单元对多位翻转MBU的缓解效果可以看出，时间锁存器能缓解单个粒子撞击单个电路节点引起的SEU（一种一级效应）。同样，基于TMR和DICE的锁存器也具有同样效果。我们从第1章环境特点的分析讨论知道，多个电路节点同时被撞击的可能性虽然非常小，但是在真正空间辐射环境下也可能是真实发生的。表6-3总结对比了加固存储单元方法、汉明码方式以及TMR方法的异同点。

表6-3　SEU缓解技术对比分析