电路性能受影响的优化方案

研究发现，电路参数波动性的增加引起电路性能参数呈现更大的分散性^[6]，进而导致芯片的成品率退化。成品率是指所有电路中传输时延满足关键时延要求的那一部分所占的比例。图11-2a所示为130nm工艺的4位加法器采用Monte Carlo仿真得到的时延特性参数数据分布直方图。使用图11-1a中给出的分散性数据，在标称偏置条件下（V_dd=1.2V），描述性能分散性的3σ/μ高达15%。另外，如图所示，为了减小功耗而使V_dd减小到0.5V时，分散性变差，3σ/μ达到45%（见图11-2a）。注意，在低V_dd时，性能分布变得不对称了，这是由于CMOS电路对偏置条件的非线性响应^[10]。这种情况下，采用对数分布模型来描述其统计特性，因为它可以获得比普遍使用的正态分布模型有更好数据拟合效果，特别是平均值的提取^[12]。除了对分散性产生不好的负面影响，参数波动也使功耗问题更加突出，特别是泄漏功耗方面。图11-2b汇总了4KB SRAM芯片的实验结果。与没有考虑波动时仿真得到的泄漏值相比，测量得到的泄漏电流（I_leak）在较大的V_dd范围内成指数上升，进一步威胁着SRAM的正常功能，并且增加了图形对波动的敏感性所引起的失效。泄漏的剧烈增加是由于晶体管L_eff更短和V_th更低引起的：由于漏感应势垒降低（DIBL）效应，使得那些L_eff值更小的晶体管的V_th退化更加严重，导致I_leak与V_th之间成指数关系。因此，它们对波动非常敏感^[13，14]。不幸的是，功耗已经成为当前高性能设计的主要障碍之一；波动的增加进一步引起了功耗问题，并且因此增强了这种障碍。因此实现鲁棒性设计的技术就成为未来IC成功的关键要求。

如图11-2a所示，分散性随着V_dd的降低而进一步严重，这意味着电路成品率随着功耗的减小而衰退。然而，这种现象并不是只在调整V_dd时发生；当对V_dd

图11-2 130nm技术中波动对时延参数分散性和泄漏功耗的影响

a）4位加法器的Monte Carlo仿真结果 b）测量得到的4KB SRAM泄漏(www.xing528.com)

和晶体管尺寸进行调整时，它也会发生。业已表明，为了平衡功耗减小和性能退化之间关系，最有效的技术之一是实现V_dd、V_th和晶体管尺寸之间的协调，并且在这三个参数之间进行折衷。然而，在节省功耗的优化期间，时延分散性的增加速度与标称时延相似，因此优化时导致成品率会减小^{[10，12，15]}。对通过时延优化而确定的具有一定大小的130nm工艺反相器链，图11-3所示的转换能量和成品率与V_dd和V_th之间的函数关系证明了这一结论^[12]。如实验和仿真所示，只要能量和时延不超过它们各自的约束，为了改善成品率，希望使用更高的V_dd和更低的V_th^[10，12]。而且，图11-3还表明，随着V_dd的减小，转换能量急剧减小，而成品率却以相对较低的速率衰退。这种关系意味着电路级的能量——成品率折衷对低功耗设计来说作用是明显的：在可接受范围内的成品率牺牲可以实现明显的能耗减小。

图11-3 功耗减小引起的成品率衰退